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參數(shù)資料
| 型號： | ISP1362EE |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Single-chip Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64 |
| 文件頁數(shù)： | 52/150頁 |
| 文件大小： | 647K |
| 代理商： | ISP1362EE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁當(dāng)前第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
52 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
Remark:
If the OneDMA bit in the HcHardwareCon
fi
guration register is set to logic 1,
the DC DMA controller handshake signals DREQ2 and DACK2 are routed to DREQ1
and DACK1.
When the DMA transfer is terminated, the buffer is also cleared (even if data is not
completely read) and the DMA handler is automatically disabled. For the next DMA
transfer, the DMA controller as well as the DMA handler must be re-enabled.
13.3 Endpoint description
13.3.1
Endpoints with programmable buffer memory size
Each USB device is logically composed of several independent endpoints. An
endpoint acts as a terminus of a communication
fl
ow between the USB host and the
USB device. At design time, each endpoint is assigned a unique number (endpoint
identi
fi
er, see
Table 14
). The combination of the device address (given by the host
during enumeration), the endpoint number, and the transfer direction allows each
endpoint to be uniquely referenced.
The DC has 16 endpoints: endpoint 0 (control IN and OUT) and 14 con
fi
gurable
endpoints, which can be individually de
fi
ned as interrupt, bulk or isochronous
—
IN or
OUT. Each enabled endpoint has an associated buffer memory, which can be
accessed either by using the programmed I/O interface mode or by using the DMA
mode.
13.3.2
Endpoint access
Table 14
lists the endpoint access modes and programmability. All endpoints support
I/O mode access. Endpoints 1 to 14 also support the DMA mode access. DC buffer
memory DMA access is selected and enabled using bits EPIDX[3:0] and DMAEN of
the DcDMACon
fi
guration register. A detailed description of the DC DMA operation is
given in
Section 13.4
.
[1]
[2]
[3]
The total amount of the buffer memory storage allocated to enabled endpoints must not exceed 2462 bytes.
IN: input for the USB host (DC transmits); OUT: output from the USB host (DC receives).
The data
fl
ow direction is determined by the EPDIR bit of the DcEndpointCon
fi
guration register.
13.3.3
Endpoint buffer memory size
The size of the buffer memory determines the maximum packet size that the
hardware can support for a given endpoint. Only enabled endpoints are allocated
space in the shared buffer memory storage, disabled endpoints have zero bytes.
Table 15
lists the programmable buffer memory sizes.
The following bits of the DcEndpointCon
fi
guration register (ECR) affect the buffer
memory allocation:
Endpoint enable bit (FIFOEN)
Table 14:
Endpoint
identi
fi
er
0
0
1 to 14
Endpoint access and programmability
Buffer memory size
(bytes)
[1]
64 (
fi
xed)
64 (
fi
xed)
programmable
Double
buffering
no
no
supported
PIO mode
access
yes
yes
supported
DMA mode
access
no
no
supported
Endpoint type
control OUT
[2][3]
control IN
[2][3]
programmable
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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