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參數資料
| 型號： | QADCRM |
| 英文描述： | Queued Analog-to-Digital Converter Reference Manual |
| 中文描述： | 排隊模擬到數字轉換器參考手冊 |
| 文件頁數： | 99/122頁 |
| 文件大小： | 940K |
| 代理商： | QADCRM |
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QADC
REFERENCE MANUAL
ELECTRICAL CHARACTERISTICS
MOTOROLA
A-3
NOTES:
1. Conversion characteristics vary with F
QCLK
rate. Reduced conversion accuracy occurs at max F
QCLK
rate.
2. Duty cycle must be as close as possible to 75% to achieve optimum performance.
3. Minimum applies to 1.0 MHz operation.
4. Assumes that short input sample time has been selected (IST = 0).
5. Assumes that f
SYS
= 20.97 MHz.
6. Assumes F
QCLK
= 0.999 MHz, with clock prescaler values of:
QACR0: PSH = %01111, PSA = %1, PSL = 100)
CCW: BYP = %0
7. Assumes F
QCLK
= 2.097 MHz, with clock prescaler values of:
QACR0: PSH = %00110, PSA = %1, PSL = 010)
CCW: BYP = %0
Table A-3 QADC AC Electrical Characteristics (Operating)
(V
DDI
and V
DDA
= 5.0 Vdc
±
5%, V
SSI
and V
SSA
= 0Vdc, T
A
within operating temperature range.)
Num
1
2
Parameter
Symbol
F
QCLK
Min
0.5
Max
2.1
Unit
MHz
QADC Clock (QCLK) Frequency
1
QADC Clock Duty Cycle
2, 3
High Phase Time (T
PSL
≤
T
PSH
)
Conversion Cycles
4
T
PSH
CC
500
18
—
32
ns
3
QCLK
cycles
4
Conversion Time
2,4,5
F
QCLK
= 0.999 MHz
6
Min = CCW/IST = %00
Max = CCW/IST = %11
F
QCLK
= 2.097 MHz
1,
7
Min = CCW/IST = %00
Max = CCW/IST = %11
Stop Mode Recovery Time
T
CONV
18.0
8.58
32
15.24
μ
s
5
T
SR
—
10
μ
s
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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