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參數資料
| 型號： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數據通信 |
| 文件頁數： | 425/784頁 |
| 文件大小： | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
425
Agere Systems Inc.
18 SPE Mapper Functional Description
(continued)
Bytes shown in
Table 559
summarize the access capabilities of the receive POAC.
Table 559. Path Overhead Byte Access
Even or odd parity can be inserted into the first bit of the second byte of the POAC outgoing frame. Parity is
selected with register bit SPE_RPOAC_OEPINS (
Table 159 on page 141
).
18.14.14 Insertion of AIS-P
The SPE mapper automatically generates AIS path (AIS-P) when:
I
The pointer interpreter declares the receive AIS state (SPE_RAIS in
Table 158 on page 140
) or receive loss-of-
pointer state (SPE_RLOP (
Table 158
)) and the appropriate inhibit signals are inactive.
I
AIS is requested by signals from the TMUX interface.
I
AIS is forced by setting bit SPE_PAISINS (
Table 159
).
I
Any one of the loss-of-clock or loss-of-sync bits are active and their corresponding inhibit bits are inactive.
I
Any of bits SPE_RUNEQ, SPE_RPLM, and SPE_RTIM (all are in
Table 158
) are active, and the appropriate
inhibit signals are inactive.
Criteria for PATH_AIS_GENERATE
=
((SPE_RLOP AND (SPE_PAIS_LOPINH)) OR
(SPE_RAIS AND (SPE_PAIS_AISINH)) OR
(SPE_RUNEQ AND (SPE_PAIS_UNEQINH)) OR
(SPE_RPLM AND (SPE_PAIS_PLMINH)) OR
(SPE_RTIM AND (SPE_PAIS_TIMINH)) OR
(SPE_SFB3 AND (SPE_PAIS_SFB3INH)) OR
(SPE_SDB3 AND (SPE_PAIS_SDB3INH)) OR
(SPE_RSY52LOS AND (SPE_AIS_LOSSY52INH)) OR
(SPE_RV1LOS AND (SPE_AIS_LOSV1INH)) OR
(SPE_RSPELOS AND (SPE_AIS_LOSSPEINH)) OR
(SPE_RJ0J1V1LOS AND (SPE_AIS_LOSJ0J1V1INH)) OR
(SPE_RDS3LOC AND (SPE_AIS_LOCDS3INH)) OR
(SPE_RC52LOC AND (SPE_AIS_LOC52INH)) OR
(SPE_RLSLOC AND (SPE_AIS_LOCINH)) OR
SPE_PAISINS OR
RAUTO_AIS (signal from TMUX))
The SPE mapper starts/stops generating AIS-P within 125 μs of the detection/absence of a failure condition.
AIS-P consists of writing all ones into the H1, H2, and H3 bytes and into the entire payload.
J1
POH Parity
C2
G1
F2
H4
F3
K3
N1
相關PDF資料 |
PDF描述 |
|---|---|
| TN0200T-T1 | CA DUAL BANANA/DUAL BANANA 5' |
| TN0201T-T1 | TRANSISTOR SOT23 SMD MOSFET |
| TN0520N3 | TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0524N3 | TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0540N3 | TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J131BL-3-DB | 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA |
| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS1 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS2 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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