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參數資料
| 型號： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數據通信 |
| 文件頁數： | 578/784頁 |
| 文件大小： | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
578
Agere Systems Inc.
23 Digital Jitter Attenuation Controller Functional Description
(continued)
23.1 Introduction
This section describes the functions of the digital jitter attenuator (DJA) controller used in the Supermapper device.
The DJA controller contains 28 DJA blocks. Each DJA block can operate in two different modes, as a DS1 or an E1
jitter attenuator. In both modes, the DJA blocks can be provisioned to operate as a second-order PLL always, or it
can switch to act as a first-order PLL during VT pointer adjustments to help meet MTIE requirements. The block will
also insert the proper AIS signal if the primary block AIS control input is active. The PLL bandwidth can be set over
a wide range to accommodate a number of different system constraints.
23.2 Features
I
The DJA block is provisionable to automatically select the correct AIS clock when receiving an AIS signal. The
AIS indication will be passed back to the cross channel.
I
AIS in will cause the correct AIS clock to be inserted, and the AIS indication will be passed back to the cross con-
nect.
I
The DJA blocks operate in the second-order PLL mode under normal conditions. The DJA blocks can be provi-
sioned to enter the first-order PLL mode following VT level pointer adjustments. The period of time in the first-
order mode is provisionable via registers.
I
The PLL bandwidth is provisionable between 0.1 Hz and 0.5 Hz. The damping factor for these bandwidths varies
between 2 and 0.5.
Figure 99
shows the DJA block with I/O connections to other blocks within the Supermapper device.
5-8955(F)r.3
Figure 99. DJA Block with I/O Connections to Other Blocks in the Device
CROSS
CONNECT
MICRO INTERFACE
DIGITAL
JITTER
ATTENUATOR
XC_JDATA[28:1]
XC_JCLK[28:1]
XC_JPTRADJ[28:1]
XC_JAIS[28:1]
DJA_DATA[28:1]
DS1_AISCLK
E1_AISCLK
DJA_CLK[28:1]
E1_XCLK
DS1_XCLK
CONTROL
相關PDF資料 |
PDF描述 |
|---|---|
| TN0200T-T1 | CA DUAL BANANA/DUAL BANANA 5' |
| TN0201T-T1 | TRANSISTOR SOT23 SMD MOSFET |
| TN0520N3 | TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0524N3 | TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0540N3 | TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J131BL-3-DB | 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA |
| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS1 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS2 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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