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參數資料
| 型號： | AFE7222EVM |
| 廠商： | Texas Instruments |
| 文件頁數： | 90/106頁 |
| 文件大小： | 0K |
| 描述： | EVAL MODULE FOR AFE7222 |
| 標準包裝： | 1 |
| 主要目的： | 接口，模擬前端（AFE） |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AFE7222 |
| 已供物品： | 板 |
| 其它名稱： | 296-30300 AFE7222EVM-ND |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁當前第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁
DAC_DCLK
DACDATA
Ch A
Ch B
th
tsu
th
tsu
t
CLK/6
DAC_DCLK
DAC_DATA
Ch A
Ch B
th
tsu
th
tsu
t
/3
CLK
SLOS711B – NOVEMBER 2011 – REVISED MARCH 2012
A.
tCLK = Time period of DAC input data clock (same as time period of DAC output clock when interpolation is set to 1).
B.
th is minimum hold time required at the AFE722x input.
C.
tsu is minimum setup time required at the AFE722x input.
Figure 10-5. TX 1-Wire Mode Timing Diagram
2-Wire mode, DDR clock: 2 LVDS pairs for the data to each DAC. It will operate in a DDR fashion
serialized to a frequency of 3x the pattern word rate. A frame clock (DAC_FCLKINP/N) at half the word
rate and a bit clock (DAC_DCLKINP/N) at 3x. Example: 50MSPS 12-bit pattern will serialize to
150MHz on each LVDS pair, frame clock of 25MHz and bit clock of 150MHz. Effective serial data rate
is 300Mbps on each LVDS pair due to bit transitions on rising and falling edge of bit clock.
Recommended maximum word rate is ~125MSPS in this mode.
A.
tCLK = Time period of DAC input data clock (same as time period of DAC output clock when interpolation is set to 1).
B.
th is minimum hold time required at the AFE722x input.
C.
tsu is minimum setup time required at the AFE722x input.
Figure 10-6. TX 2-Wire Mode, DDR Clock Timing Diagram
2-Wire mode, SDR clock: 2 LVDS pairs for the data to each DAC. It will operate in a SDR fashion
serialized to a frequency of 6x the pattern word rate. A frame clock (DAC_FCLKINP/N) at the word rate
and a bit clock (DAC_DCLKINP/N) at 6x. Example: 50MSPS 12-bit pattern will serialize to 300MHz on
each LVDS pair, frame clock of 50MHz and bit clock of 300MHz. Effective serial data rate is 300Mbps
on each LVDS pair due to bit transitions on rising edge of bit clock. Recommended maximum word
rate is ~65MSPS in this mode.
84
DIGITAL INTERFACE
Copyright 2011–2012, Texas Instruments Incorporated
相關PDF資料 |
PDF描述 |
|---|---|
| ECE-V1EA100NP | CAP ALUM 10UF 25V 20% SMD |
| 0210491116 | CABLE JUMPER 1.25MM .305M 39POS |
| UPM1J270MED1TD | CAP ALUM 27UF 63V 20% RADIAL |
| RNF-100-1-1/4-RD-SP | HEAT SHRINK TUBING |
| RNF-100-1-1/4-BU-SP | HEAT SHRINK TUBING |
相關代理商/技術參數 |
參數描述 |
|---|---|
| AFE7222IRGC25 | 功能描述:射頻前端 Dual 12B,65MSPS ADC RoHS:否 制造商:Skyworks Solutions, Inc. 類型: 工作頻率:2.4 GHz, 5 GHz 最大數據速率:54 Mbps 噪聲系數: 工作電源電壓:3.3 V 電源電流:180 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-32 |
| AFE7222IRGCR | 功能描述:射頻前端 Dual 12B,65MSPS ADC RoHS:否 制造商:Skyworks Solutions, Inc. 類型: 工作頻率:2.4 GHz, 5 GHz 最大數據速率:54 Mbps 噪聲系數: 工作電源電壓:3.3 V 電源電流:180 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-32 |
| AFE7222IRGCT | 功能描述:射頻前端 Dual 12B,65MSPS ADC RoHS:否 制造商:Skyworks Solutions, Inc. 類型: 工作頻率:2.4 GHz, 5 GHz 最大數據速率:54 Mbps 噪聲系數: 工作電源電壓:3.3 V 電源電流:180 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-32 |
| AFE7225 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Analog Front End Wideband Mixed-Signal Transceiver |
| AFE7225EVM | 功能描述:射頻開發工具 AFE7225 Eval Mod RoHS:否 制造商:Taiyo Yuden 產品:Wireless Modules 類型:Wireless Audio 工具用于評估:WYSAAVDX7 頻率: 工作電源電壓:3.4 V to 5.5 V |
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