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參數資料
| 型號： | ARM720T |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | General-purpose 32-bit Microprocessor with 8KB cache, enlarged Write buffer, and Memory Management Unit (MMU) combined in a single chip |
| 中文描述： | 通用32位微處理器與8KB的高速緩存，擴大寫入緩沖區和內存管理單元（MMU）在單一芯片上結合 |
| 文件頁數： | 4/242頁 |
| 文件大小： | 831K |
| 代理商： | ARM720T |
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iv
Copyright ARM Limited 1997, 1998, 2000. All rights reserved.
ARM DDI 0192A
2.8
2.9
2.10
2.11
Exceptions.................................................................................................. 2-16
Relocation of low virtual addresses by the FCSE PID................................ 2-22
Reset.......................................................................................................... 2-23
Implementation-defined behavior of instructions........................................ 2-24
Chapter 3
Configuration
3.1
3.2
3.3
About configuration....................................................................................... 3-2
Internal coprocessor instructions.................................................................. 3-3
Registers ...................................................................................................... 3-4
Chapter 4
Instruction and Data Cache
4.1
About the instruction and data cache........................................................... 4-2
4.2
IDC validity ................................................................................................... 4-4
4.3
IDC enable, disable, and reset..................................................................... 4-5
4.4
IDC disable for secure applications.............................................................. 4-6
Chapter 5
Write Buffer
5.1
5.2
About the write buffer ................................................................................... 5-2
Write buffer operation................................................................................... 5-3
Chapter 6
Memory Management Unit
6.1
About the MMU............................................................................................. 6-2
6.2
MMU program accessible registers.............................................................. 6-4
6.3
Address translation process......................................................................... 6-5
6.4
Level 1 descriptor......................................................................................... 6-7
6.5
Page table descriptor.................................................................................... 6-8
6.6
Section descriptor......................................................................................... 6-9
6.7
Translating section references ................................................................... 6-11
6.8
Level 2 descriptor....................................................................................... 6-12
6.9
Translating small page references ............................................................. 6-14
6.10
Translating large page references.............................................................. 6-16
6.11
MMU faults and CPU aborts....................................................................... 6-18
6.12
Fault address and fault status registers...................................................... 6-19
6.13
Domain access control............................................................................... 6-21
6.14
Fault checking sequence............................................................................ 6-22
6.15
External aborts ........................................................................................... 6-25
6.16
Interaction of the MMU, IDC, and write buffer............................................ 6-26
Chapter 7
Debug Interface
7.1
About the debug interface ............................................................................ 7-2
7.2
Debug systems............................................................................................. 7-4
7.3
Entering debug state .................................................................................... 7-7
7.4
Scan chains and JTAG interface.................................................................. 7-9
7.5
Reset.......................................................................................................... 7-11
7.6
Public instructions....................................................................................... 7-12
7.7
Test data registers...................................................................................... 7-16
7.8
ARM7TDM core clocks............................................................................... 7-23
相關PDF資料 |
PDF描述 |
|---|---|
| AS-568 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
| AS568 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
| AS-1 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
| AS-5 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
| AS-7 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ARM7DIMM-LPC2478 | 功能描述:模塊化系統 - SOM LPC2478 ARM7 DIMM Module, Rev 2.2 RoHS:否 制造商:Digi International 外觀尺寸:ConnectCore 9P 處理器類型:ARM926EJ-S 頻率:150 MHz 存儲容量:8 MB, 16 MB 存儲類型:NOR Flash, SDRAM 接口類型:I2C, SPI, UART 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 尺寸:1.97 in x 1.97 in x 6.1 in |
| ARM7TDI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:周立功的中文ARM7TDI文檔 |
| ARM7TDMI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:general purpose 32-bit microprocessors |
| ARM7TDMI_G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Technical Reference Manual |
| ARM7TDMI-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:周立功的中文ARM7TDI文檔 |
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