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參數(shù)資料
| 型號(hào)： | ARM720T |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | General-purpose 32-bit Microprocessor with 8KB cache, enlarged Write buffer, and Memory Management Unit (MMU) combined in a single chip |
| 中文描述： | 通用32位微處理器與8KB的高速緩存，擴(kuò)大寫(xiě)入緩沖區(qū)和內(nèi)存管理單元（MMU）在單一芯片上結(jié)合 |
| 文件頁(yè)數(shù)： | 74/242頁(yè) |
| 文件大小： | 831K |
| 代理商： | ARM720T |
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Instruction and Data Cache
4-2
Copyright ARM Limited 1997, 1998, 2000. All rights reserved.
ARM DDI 0192A
4.1
About the instruction and data cache
The cache only operates on a write-through basis with a read-miss allocation policy and
a random replacement algorithm.
4.1.1
IDC operation
The ARM720T contains an 8KB mixed
Instruction and Data Cache
(IDC).
The C bit in the ARM720T control register and the cachable bit in the MMU page tables
only affect loading data into the cache. The cache is always searched regardless of these
two bits. If the data is found then it is used, so when the cache is disabled, it must also
be flushed.
The IDC has 512 lines of 16 bytes (four words), arranged as a 4-way set-associative
cache, and uses the virtual addresses generated by the processor core after relocation by
the FCSE PID as appropriate. The IDC is always reloaded a line at a time (four words).
It can be enabled or disabled using the ARM720T control register and is disabled on
BnRES
.
The operation of the cache is further controlled by the
Cachable bit
(C bit) stored in the
MMU page table (see Chapter 6
Memory Management Unit
). For this reason, the MMU
must be enabled in order to use the IDC. However, the two functions can be enabled
simultaneously, with a single write to the control register.
4.1.2
Cachable bit
The C bit determines whether data being read can be placed in the IDC and used for
subsequent read operations. Typically, main memory is marked as cachable to improve
system performance, and I/O space is marked as noncachable to stop the data being
stored in the ARM720T cache.
For example, if the processor is polling a hardware flag in I/O space, it is important that
the processor is forced to read data from the external peripheral, and not a copy of the
initial data held in the cache. The cachable bit can be configured for both pages and
sections.
Cachable reads (C=1)
A line fetch of four words is performed when a cache miss occurs in a cachable area of
memory, and it is randomly placed in a cache bank.
Uncachable reads (C=0)
An external memory access is performed and the cache is not written.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AS-568 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
| AS568 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
| AS-1 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
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| AS-7 | SEMI-PRECISION POWER WIREWOUND RESISTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ARM7DIMM-LPC2478 | 功能描述:模塊化系統(tǒng) - SOM LPC2478 ARM7 DIMM Module, Rev 2.2 RoHS:否 制造商:Digi International 外觀尺寸:ConnectCore 9P 處理器類(lèi)型:ARM926EJ-S 頻率:150 MHz 存儲(chǔ)容量:8 MB, 16 MB 存儲(chǔ)類(lèi)型:NOR Flash, SDRAM 接口類(lèi)型:I2C, SPI, UART 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 尺寸:1.97 in x 1.97 in x 6.1 in |
| ARM7TDI | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:周立功的中文ARM7TDI文檔 |
| ARM7TDMI | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:general purpose 32-bit microprocessors |
| ARM7TDMI_G | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Technical Reference Manual |
| ARM7TDMI-S | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:周立功的中文ARM7TDI文檔 |
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