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參數資料
| 型號： | PCF5083 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | STEEL COVER |
| 中文描述： | GSM信號處理IC |
| 文件頁數： | 58/136頁 |
| 文件大小： | 602K |
| 代理商： | PCF5083 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁當前第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁
1996 Oct 29
58
Philips Semiconductors
Objective specification
GSM signal processing IC
PCF5083
9.1.6
S
YSTEM
C
ONTROLLER INTERFACE
The PCF5083 parallel port is used for communication with the P90CL301 System Controller (SC) which is compatible
with the 68000 family microcontrollers. Details about interfacing are described in Chapter 10.
The host port of the DSP has three internal registers:
1.
PI; 16-bit parallel input register (write-only)
2.
PO; 16-bit parallel output register (read-only)
3.
PIOS; 5-bit parallel I/O Status/Control register (see Table 50).
The 16-bit words of registers PI and PO are transferred in two access cycles of 8-bits. The LOW byte/HIGH byte selection
is controlled with HA0 and with bit 5 of the PIOS register, PLSB. For correct interrupt generation the transfer order should
be HA1 and HA0 = 00; then HA1 and HA0 = 01 (see Table 48).
Table 48
Host port register addressing
Table 49
Status/Control Register (PIOS)
Table 50
Description of PIOS bits
PLSB
HA1
HA0
DESCRIPTION
STATUS REGISTER PIOS
CHANGE
0 (1)
0 (1)
X
X
0
0
1
1
0
1
0
1
access PI/PO HIGH (LOW) byte
access PI/PO LOW (HIGH) byte
reserved
read status register PIOS
no change
PISE = 0 or POSF = 0
no change
no change
7
6
5
4
3
2
1
0
PLSB
PORQEN
PIRQEN
POSF
PISE
BIT
NAME
PLSB
DIRECTION
read
DESCRIPTION
7
6
5
4
These three bits are not used.
This bit controls the parallel transfer order. When PLSB = 1; the LSB is
transferred first. The reset value is a logic 1.
When PORQEN = 1; PORQN is enabled. The reset value is a logic 0.
When PIRQEN = 1; PIRQN is enabled. The reset value is a logic 0.
When POSF = 1; the Output Register (PO) is full. The reset value is a
logic 0.
When PISE = 1; the Input Register (PI) is empty. The reset value is a
logic 1.
3
2
1
PORQEN
PIRQEN
POSF
read/write
read/write
read
0
PISE
read
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