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參數資料
| 型號： | L84302 |
| 元件分類： | 通用總線功能 |
| 英文描述： | L84302 Quad 100/10 Mbps 4-Port Ethernet Controller with RMON/SNMP Management Counters technical manual 4/02 |
| 中文描述： | L84302四100/10 Mbps的4端口以太網的遠程監控控制器/ SNMP管理處的技術手冊，4月2日 |
| 文件頁數： | 7/128頁 |
| 文件大小： | 997K |
| 代理商： | L84302 |
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Pin Description
Copyright 1997-2002 by LSI Logic Corporation. All rights reserved.
7 of 128
April, 2002
135
143
151
159
RXDC_1
RXDC_2
RXDC_3
RXDC_4
O
Receive Discard Output.
1 = RX FIFO Data Discarded Due to Receive Error
0 = No Discard
RXDC_[1:4], one per port, are clocked out on rising edges of
the system clock, SCLK, and are placed in high impedance
state when RXINTEN is deasserted. RXDC_[1:4] are latched
high until cleared with the CLRRXERR pin. As long as
RXDC_[1:4] is latched high, no new packets are loaded into the
receive FIFO.
136
144
152
160
TXRET_1
TXRET_2
TXRET_3
TXRET_4
O
Transmit Retry Output.
1 = TX FIFO Data Discarded Due to Transmit Error
0 = No Discard
TXRET_[1:4], one per port, are clocked out on rising edges of
the system clock, SCLK, and are placed in high impedance
state when TXINTEN is deasserted. TXRET_[1:4] are latched
high until it is cleared with the CLRTXERR pin. As long as
TXRET_[1:4] are latched high, no new packets can be transmit-
ted out of the transmit FIFO.
68
CLRRXERR
I
Clear Receive Error Input.
1 = RXDC_[1:4] Pin for Selected Port is Cleared Low
0 = Not Cleared
This input is clocked in on rising edges of the system clock,
SCLK.
67
CLRTXERR
I
Clear Transmit Error Input.
1 = TXRET_[1:4] Pin for Selected Port is Cleared Low
0 = Not Cleared
This input is clocked in on rising edges of the system clock,
SCLK.
132
140
148
156
FCNTRL_1
FCNTRL_2
FCNTRL_3
FCNTRL_4
I
Flow Control Input.
In Half Duplex Mode:
1 = JAM Packet Transmitted When Receive Data Detected.
0 = Normal Operation
In Full Duplex Mode:
1 = MAC Control Pause Frames Transmitted When Receive
Data Detected.
0 = Normal Operation
These inputs, one per port, are clocked in on rising edges of the
system clock, SCLK.
Pin Description (Cont.)
Pin #
Pin Name
I/O
Description
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PDF描述 |
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