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參數資料
| 型號： | L84302 |
| 元件分類： | 通用總線功能 |
| 英文描述： | L84302 Quad 100/10 Mbps 4-Port Ethernet Controller with RMON/SNMP Management Counters technical manual 4/02 |
| 中文描述： | L84302四100/10 Mbps的4端口以太網的遠程監控控制器/ SNMP管理處的技術手冊，4月2日 |
| 文件頁數： | 74/128頁 |
| 文件大小： | 997K |
| 代理商： | L84302 |
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April, 2002
L84302 Quad 4-Port Ethernet Controller - Technical Manual
Copyright 1997-2002 by LSI Logic Corporation. All rights reserved.
Bit 0 occurs on CDST0/CDST8 pin
Table 18
TX Command Register Definition
7
6
0
5
0
4
3
2
1
0
TEST
R/W
PHYINTF
R/W
INT_TX
R/W
INT_TXERR
R/W
INT_COL
R/W
INT_UNF
R/W
R/W
R/W
Bit
Symbol
Name
Definition
R/W
Def.
7
TEST
Test Mode
Reserved for factory test, must remain
at default value or be written to 0 for
proper operation.
R/W
0
6
5
Reserved, must always remain at
default or written to 0 for proper
operation
R/W
0
4
PHYINTF
PHY Interface
Select
1 = Interface to external PHY is MII
0 = Interface to external PHY is 10
Mbps serial
R/W
0
3
INT_TX
Good TX Packet
Interrupt Enable
1 = Interrupt generated when good
packet has been successfully
transmitted
0 = Not generated
R/W
0
2
INT_TXERR
TX Error Interrupt
Enable
1 = Interrupt generated when transmit
error occurs (16 collisions, late colli-
sions, or CSN error)
0 = Not generated
R/W
0
1
INT_COL
Collision Interrupt
Enable
1 = Interrupt generated when a colli-
sion occurs
0 = Not generated
R/W
0
0
INT_UNF
TX FIFO Underflow
Interrupt Enable
1 = Interrupt generated when TX FIFO
Underflow detected
0 = Not generated
R/W
0
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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