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參數資料
| 型號： | MC68HC916X1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁數： | 158/172頁 |
| 文件大小： | 1035K |
| 代理商： | MC68HC916X1 |
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MOTOROLA
158
MC68HC916X1
MC68HC916X1TS/D
Figure 37 Background Debugging Mode Timing Diagram —
Freeze Assertion
1. All AC timing is shown with respect to 20% V
DD
and 70% V
DD
levels unless otherwise noted.
2. When previous bus cycle is not an ECLK cycle, the address may be valid before ECLK goes low.
3. Address access time = t
Ecyc
– t
EAD
– t
EDSR
.
4. Chip-select access time = t
Ecyc
– t
ECSD
– t
EDSR
.
Table 80 ECLK Bus Timing
(V
DD
and V
DDSYN
= 5.0 Vdc
±
10%, V
SS
= 0 Vdc, T
A
= T
L
to T
H
)
1
Num
E1
E2
E3
E4
E5
E6
E7
E8
E9
E10
Characteristic
Symbol
t
EAD
t
EAH
t
ECSD
t
ECSH
t
ECSN
t
EDSR
t
EDHR
t
EDHZ
t
ECDH
t
ECDZ
t
EDDW
t
EDHW
t
ECHW
t
EACC
t
EACS
t
EAS
Min
—
15
—
15
30
30
5
—
0
—
Max
60
—
150
—
—
—
—
60
—
1
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
cyc
t
cyc
ns
ns
ns
ns
t
cyc
ECLK Low to Address Valid
2
ECLK Low to Address Hold
ECLK Low to CS Valid (CS Delay)
ECLK Low to CS Hold
CS Negated Width
Read Data Setup Time
Read Data Hold Time
ECLK Low to Data High Impedance
CS Negated to Data Hold (Read)
CS Negated to Data High Impedance
E11
ECLK Low to Data Valid (Write)
—
2
E12
E13
E14
E15
E16
ECLK Low to Data Hold (Write)
CS Negated to Data Hold (Write)
Address Access Time (Read)
3
Chip-Select Access Time (Read)
4
15
0
386
296
—
—
—
—
—
1/2
Address Setup Time
16 BDM FRZ TIM
B8
CLKOUT
FREEZE
IPIPE1/DSI
B6
B7
B11
B6
B10
相關PDF資料 |
PDF描述 |
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參數描述 |
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