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參數資料
| 型號： | UJA1061 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Low speed CAN/LIN system basis chip |
| 中文描述： | 低高速CAN / LIN系統基礎芯片 |
| 文件頁數： | 67/81頁 |
| 文件大小： | 323K |
| 代理商： | UJA1061 |
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2004 Mar 22
67
Philips Semiconductors
Objective specification
Low speed CAN/LIN system basis chip
UJA1061
Transmit data input (pin TXDL)
V
IL
LOW level input
voltage
HIGH-level input
voltage
TXDL pull-up
resistor
0.3
0.3
×
V
V1
V
V
IH
0.7
×
V
V1
V
V1
+ 0.3
V
R
pu
V
TXDL
= 0 V
5
12
25
k
Receive data output (pin RXDL)
I
OH
HIGH-level output
current
LOW-level output
current
V
RXDL
= V
V1
0.4 V
tbf
0.4
mA
I
OL
V
RXDL
= 0.4 V
0.4
tbf
mA
Temperature detection
T
j(warning)
high junction
temperature
warning level
160
175
190
°
C
LIN-bus line (pin LIN)
V
o(dom)
LIN dominant
output voltage
Normal mode; V
TXDL
= 0 V
L42C = logic 0;
V
BAT14
= 7.0 to 27 V;
R
BAT14-LIN
= 500
L42C = logic 1; V
BAT42
≥
18 V;
I
LIN
=
20 mA
V
LIN
= V
BAT42
; V
TXDL
= V
V1
0
0.20
×
V
BAT14
V
0
1.4
V
I
LIH
HIGH-level input
leakage current
short-circuit output
current
10
0
+10
μ
A
I
O(SC)
Normal mode; V
TXDL
= 0 V;
t < t
TXDL(dom)
L42C = logic 0;
V
LIN
= V
BAT14
= 12 V
L42C = logic 0;
V
LIN
= V
BAT14
= 27 V
L42C = logic 1; V
LIN
= 58 V;
V
BAT42
≥
18V
L42C = logic 0
25
40
60
mA
55
90
125
mA
25
40
60
mA
V
th(dom)
receiver dominant
state
0.4
×
V
BAT14
4.4
V
L42C = logic 1; V
BAT42
≥
18 V
L42C = logic 0
0.6
×
V
BAT14
7.8
0.475
×
V
BAT14
5.4
0.05
×
V
BAT14
0.56
V
V
V
th(rec)
receiver recessive
state
L42C = logic 1; V
BAT42
≥
18 V
L42C = logic 0
0.500
×
V
BAT14
6.0
0.525
×
V
BAT14
6.6
0.175
×
V
BAT14
2.34
V
V
V
th(centre)
receiver threshold
voltage centre
L42C = logic 1; V
BAT42
≥
18 V
L42C = logic 0
V
V
V
hys(th)
hysteresis of
receiver threshold
voltage
L42C = logic 1; V
BAT42
≥
18 V
V
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
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