- 您現在的位置：買賣IC網 > PDF目錄382723 > UJA1061 (NXP Semiconductors N.V.) Low speed CAN/LIN system basis chip PDF資料下載
參數資料
| 型號： | UJA1061 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Low speed CAN/LIN system basis chip |
| 中文描述： | 低高速CAN / LIN系統基礎芯片 |
| 文件頁數： | 70/81頁 |
| 文件大?。?/td> | 323K |
| 代理商： | UJA1061 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁當前第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁
2004 Mar 22
70
Philips Semiconductors
Objective specification
Low speed CAN/LIN system basis chip
UJA1061
t
BUS(fail)(recover)
bus failure recovery time
bus failure HxBAT
bus failure HxVCC
bus failures LxGND and HxL; Active
mode, On-line and Selective Sleep
mode; V
V2
= 5 V
bus failures LxGND and HxL
bus failure LxBAT; Active mode,
On-line and Selective Sleep mode;
V
V2
= 5 V
continuously dominant clamped
CAN-bus Active mode, On-line and
Selective Sleep mode; V
V2
= 5 V
Active mode, On-line and Selective
Sleep mode; V
V2
= 5 V;
TXDC = logic 0 V
Off-line
125
0.3
7
750
1.6
38
μ
s
ms
μ
s
0.9
125
1.6
750
ms
μ
s
1
5
μ
s
t
TXDC(dom)
TXDC permanent
dominant disable time
1.5
6
ms
t
CANH(d1)
,
t
CANL(d1)
minimum dominant time
first pulse for wake-up on
pins CANH, CANL
minimum recessive time
pulse (after first
dominant) for wake-up on
pins CANH, CANL
minimum dominant time
second pulse for wake-up
on pins CANH, CANL
CANL dominant time
entering Normal mode
and TXDC goes
dominant
required recessive or
dominant time for
entering Off-line
7
38
μ
s
t
CANH(rec)
,
t
CANL(rec)
Off-line
3
10
μ
s
t
CANH(d2)
,
t
CANL(d2)
Off-line
0
3
μ
s
t
CANL(dom)
V
CANL
> 8 V, first dominant bit after
entering Active mode
3
10
μ
s
t
offline
On-line or Selective Sleep mode;
COTC = logic 0; CM = logic 0
On-line or Selective Sleep mode;
COTC = logic 1; CM = logic 0
On-line; CM = logic 0; coming out of
Off-line
Active mode, On-line and Selective
Sleep mode; V
V2
= 5 V; TXDC
recessive
bus failures H//, L//, HxGND and
LxVCC; Active mode, On-line and
Selective Sleep mode; V
V2
= 5 V
bus failures H//, L//, HxGND and
LxVCC; Active mode, On-line and
Selective Sleep mode; V
V2
= 5 V
50
66
ms
200
265
ms
400
530
ms
t
CANH,
t
CANL
ground shift sampling
time required for CANH,
CANL voltage level
pulse count difference
between CANH and
CANL for failure detection
dominant pulse count on
CANH and CANL for
failure recovery
20
80
μ
s
t
PC
4
pulses
4
pulses
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
相關PDF資料 |
PDF描述 |
|---|---|
| UJA1065 | High-speed CAN/LIN fail-safe system basis chip |
| UL631H256 | SimtekLow Voltage SoftStore 32K x 8 nvSRAM |
| UL631H256S2C35 | SimtekLow Voltage SoftStore 32K x 8 nvSRAM |
| UL631H256S2C35G1 | SimtekLow Voltage SoftStore 32K x 8 nvSRAM |
| UL631H256S2C45 | SimtekLow Voltage SoftStore 32K x 8 nvSRAM |
相關代理商/技術參數 |
參數描述 |
|---|---|
| UJA1061_10 | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Fault-tolerant CAN/LIN fail-safe system basis chip |
| UJA1061TW | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Fault-tolerant CAN/LIN fail-safe system basis chip |
| UJA1061TW/3V0,512 | 制造商:NXP Semiconductors 功能描述: |
| UJA1061TW/3V0512 | 制造商:NXP Semiconductors 功能描述:CONTROLLER SYS CAN/LIN 3V 32HTSSOP |
| UJA1061TW/3V3/C/T, | 功能描述:CAN 接口集成電路 FT CAN/LIN fail-safe system basis chip RoHS:否 制造商:Texas Instruments 類型:Transceivers 工作電源電壓:5 V 電源電流: 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:SOIC-8 封裝:Tube |
發布緊急采購，3分鐘左右您將得到回復。