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參數資料
| 型號： | AD9923A |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | CCD Signal Processor with V-Driver and Precision Timing⑩ Generator |
| 中文描述： | CCD信號處理器與V - Driver和精確定時⑩發生器 |
| 文件頁數： | 72/88頁 |
| 文件大小： | 852K |
| 代理商： | AD9923A |
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AD9923A
Table 48. Timing Core Registers
Address
(Hex)
Bits
30
[0]
31
[5:0]
[13:8]
[16]
32
[5:0]
[13:8]
[16]
33
[5:0]
[13:8]
[16]
34
[5:0]
[13:8]
[16]
35
[0]
Rev. 0 | Page 72 of 88
Data
Default
Value
0
0
20
1
0
20
1
0
20
1
0
10
1
0
Update
Type
SCK
SCK
SCK
SCK
SCK
VD
Name
CLIDIVIDE
H1POSLOC
H1NEGLOC
H1H2POL
H3POSLOC
H3NEGLOC
H3H4POL
HLPOSLOC
HLNEGLOC
HLPOL
RGPOSLOC
RGNEGLOC
RGPOL
H1H2RETIME
Description
Divide CLI input frequency by 2.
0: no divide.
1: divide by 2.
H1 rising edge location.
H1 falling edge location.
H1/H2 polarity control.
0: inverse of convention in Figure 18.
1: no inversion.
H3 rising edge location.
H3 falling edge location.
H3/H4 polarity control.
0: inverse of convention in Figure 18.
1: no inversion.
HL rising edge location.
HL falling edge location.
HL polarity control.
0: inverse of convention in Figure 18.
1: no inversion.
RG rising edge location.
RG falling edge location.
RG polarity control.
0: inverse of convention in Figure 18.
1: no inversion.
Retime HBLK for H1/H2 to the internal H1 clock. The preferred setting is 1,
which adds one cycle of delay to the HBLK toggle positions.
0: no retime.
1: retime.
Retime HBLK for H3/H4 to the internal H3 clock.
Retime HBLK for HL to the internal HL clock.
Enable HBLK for HL output.
0: disable.
1: enable.
Controls H1 to H4 width during HBLK as a fraction of pixel rate.
0: same frequency as pixel rate.
1: 1/2 pixel frequency, that is, it doubles the H1 to H4 pulse width.
2: 1/4 pixel frequency.
3: 1/6 pixel frequency.
4: 1/8 pixel frequency.
5: 1/10 pixel frequency.
6: 1/12 pixel frequency.
7: 1/14 pixel frequency.
H1 drive strength.
0: off.
1: 4.3 mA.
2: 8.6 mA.
3: 12.9 mA.
4: 17.2 mA.
5: 21.5 mA.
6: 25.8 mA.
7: 30.1 mA.
36
[1]
[2]
[3]
[6:4]
[3:0]
0
0
0
0
1
SCK
H3H4RETIME
HLRETIME
HLHBLKEN
HBLKWIDTH
H1DRV
相關PDF資料 |
PDF描述 |
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