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參數資料
| 型號： | AD9923ABBCZRL |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 消費家電 |
| 英文描述： | CCD Signal Processor with V-Driver and Precision Timing⑩ Generator |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA105 |
| 封裝： | 8 X 8 MM, 0.65 MM PITCH, ROHS COMPLIANT, MO-225, CSPBGA-105 |
| 文件頁數： | 73/88頁 |
| 文件大小： | 852K |
| 代理商： | AD9923ABBCZRL |
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AD9923A
Address
(Hex)
37
38
Rev. 0 | Page 73 of 88
Data
Bits
[7:4]
[11:8]
[15:12]
[19:16]
[23:20]
[5:0]
[13:8]
[5:0]
[7:6]
[8]
[10:9]
[11]
Default
Value
1
1
1
1
1
24
0
0
0
0
2
0
Update
Type
SCK
SCK
Name
H2DRV
H3DRV
H4DRV
HLDRV
RGDRV
SHPLOC
SHDLOC
DOUTPHASE
Unused
DCLKMODE
DOUTDELAY
DCLKINV
Description
H2 drive strength.
H3 drive strength.
H4 drive strength.
HL drive strength.
RG drive strength.
SHP sample location.
SHD sample location.
DOUT (internal signal) phase control.
Must be set to 0.
DCLK mode.,
0: DCLK tracks DOUT phase.
1: DCLK phase is fixed.
Data output delay (t
OD
) with respect to DCLK rising edge.
0: no delay.
1: ~4 ns.
2: ~8 ns.
3: ~12 ns.
Invert DCLK output.
0: no inversion.
1: inversion of DCLK.
Table 49. CLPOB and PBLK Masking Registers
Address
(Hex)
Bits
40
[11:0]
[12]
[24:13]
41
[11:0]
[12]
[24:13]
42
[11:0]
[12]
[24:13]
43
[11:0]
[12]
[24:13]
44
[11:0]
[12]
[24:13]
45
[11:0]
[12]
[24:13]
Data
Default Value
FFF
0
FFF
FFF
0
FFF
FFF
0
FFF
FFF
0
FFF
FFF
0
FFF
FFF
0
FFF
Update
Type
VD
VD
VD
VD
VD
VD
Name
CLPOBMASKSTART1
Unused
CLPOBMASKEND1
CLPOBMASKSTART2
Unused
CLPOBMASKEND2
CLPOBMASKSTART3
Unused
CLPOBMASKEND3
PBLKMASKSTART1
Unused
PBLKMASKEND1
PBLKMASKSTART12
Unused
PBLKMASKEND2
PBLKMASKSTART3
Unused
PBLKMASKEND3
Description
CLPOB Masking Start Line 1.
Must be set to 0.
CLPOB Masking End Line 1.
CLPOB Masking Start Line 2.
Must be set to 0.
CLPOB Masking End Line 2.
CLPOB Masking Start Line 3.
Must be set to 0.
CLPOB Masking End Line 3.
PBLK Masking Start Line 1.
Must be set to 0.
PBLK Masking End Line 1.
PBLK Masking Start Line 2.
Must be set to 0.
PBLK Masking End Line 2.
PBLK Masking Start Line 3.
Must be set to 0.
PBLK Masking End Line 3.
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