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參數資料
| 型號： | 1215E |
| 英文描述： | TEST/JTAG SUPPORT|CMOS|QFP|48PIN|PLASTIC |
| 中文描述： | 測試/ JTAG支持|的CMOS | QFP封裝| 48PIN |塑料 |
| 文件頁數： | 13/92頁 |
| 文件大小： | 1041K |
| 代理商： | 1215E |
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20
Agere Systems Inc.
User Manual
April 2001
Advanced Operational Mode
497AE and 1215E Boundary-Scan Master 2
Automatic Test Pattern Generation (ATPG), Scan Sequence Modification (SSM),
and Signature Analysis (continued)
Hardware Generation of Test Sequences (continued)
Counting Sequence ATPG
Application of an ATPG counting sequence is done by assigning a unique sequential (serial) test vector (STV) to
each net such that the set of STVs follows a counting sequence. The counting sequence test has a short test
length
O (log N), where N is the number of nets. It should be noted that there is no “zeroth” net.
5-6313 (F)
Figure 4. Counting Sequence Test Generator
Figure 4 shows the structure of the test generator. It uses the same counters as the walking sequence, NC (with
the NCR) and LPC, but in a different configuration. The NCR is initialized to N, and the LPC is initialized to
.
The outputs of NC are fed to a multiplexor. The outputs of LPC
(
bits)
are the control inputs of the multiplexor which selects one of the
outputs of NC as the test output. Since the all-zero STV is prohibited, an additional logic block (NC = 1 detector) is
included to detect the state when NC = 1. When NC=1, NC is reinitialized to the initial count value from NCR, and
LPC is decremented.
The operation is as follows: The test master initializes NC to
N and LPC to
.
The least significant bit of NC is chosen by the multiplexor as the test vector source and, on demand from the SSM,
NC is decremented and the column is shifted out as the serial test vector. When NC counts down to one, it is reini-
tialized to
N, and LPC is decremented. Now the multiplexor selects the second least significant bit of NC to shift out
as the test vector. This sequence repeats till both NC and LPC downcount to zero. During this operation, NC
counts down from
N to 1,
times and each time one of the
NET COUNTER (NC)
NC = 1 DETECTOR
LOOP COUNTER (LPC)
MUX
COUNTING SEQUENCE
NET COUNT REGISTER (NCR)
log (N + 2)
log log (N + 2)
log (N + 2)
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