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參數資料
型號: 1215E
英文描述: TEST/JTAG SUPPORT|CMOS|QFP|48PIN|PLASTIC
中文描述: 測試/ JTAG支持|的CMOS | QFP封裝| 48PIN |塑料
文件頁數: 80/92頁
文件大小: 1041K
代理商: 1215E
Agere Systems Inc.
81
User Manual
April 2001
Advanced Operational Mode
497AE and 1215E Boundary-Scan Master 2
Appendix D—BSM2 (1215E) Data Sheet (continued)
Read/Write Cycle Timing—Asynchronous Operation (continued)
Notes:
1.
CE* goes to logic 0 (becomes active).
2.
RDY becomes valid. The interval A represents the best case timing for RDY going to logic 1 after CE* becomes active. The worst case is
approximately 3 cycles of the clock signal on TCKIN after the previous CE* access.
3.
Controlling processor drives valid address (RA[4:0]), data (D[15:0]) and control (R/W* = 0) signals. The three sets of signals are all latched
on the positive going edge of CE* (end of cycle) for writing. B is the set-up time for these signals with respect to CE*.
4.
CE* goes to logic (becomes inactive). C is the write cycle hold time with respect to CE*.
5.
RDY goes to logic 0. Data and address bus signals are no longer detected by the device.
Figure 16. 1215E Write Cycle Timing Diagram
CE*
R/W*
RA[4:0]
D[15:0]
RDY
A
B
C
1
2
3
4
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