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參數資料
| 型號： | 1215E |
| 英文描述： | TEST/JTAG SUPPORT|CMOS|QFP|48PIN|PLASTIC |
| 中文描述： | 測試/ JTAG支持|的CMOS | QFP封裝| 48PIN |塑料 |
| 文件頁數： | 86/92頁 |
| 文件大小： | 1041K |
| 代理商： | 1215E |
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Agere Systems Inc.
87
User Manual
April 2001
Advanced Operational Mode
497AE and 1215E Boundary-Scan Master 2
Appendix E—BSM2 Operation as a Function of Phase Relation of TCK and TCKIN
at High Speeds with Low-Valued Clock Divider (continued)
Case 3: Finally, consider the example of the signal on TCK having half the frequency of the signal on TCKIN and
the latter operating at 65 MHz (fmax). (See Figure 20.) When the clock divider is not equal to 1, then the
propagation delay is a little different, on the order of 15 ns—almost one full cycle of the signal on TCKIN.
However, this correlates well with the 15 ns delays of TMS and TDO so that, in combination, the delays
create operation satisfying
IEEE Std 1149.1.
With regard to TDI, the BSM2 design in a situation with the clock divider value not equal to one follows the
following rule: Latch TDI with the last positive edge of the clock signal on TCKIN of each TCK cycle. At
low TCKIN frequencies, the 15 ns delays would be insignificant, and it would latch at the end of the
cycle—close to the negative edge of the signal on TCK as in Figure 18. But, in this third instance, the
latching action gets advanced into the phase somewhat. However, even in the worst case of 65 MHz, it
does not create a one clock cycle delay as the divide by one did (case 2). For example, if TDO were
looped back to TDI, we would still be capturing the correct phase—as is shown in the figure. However, the
tolerance for delays on the TDI signal should still be considered in the external design of the TAP chain.
Figure 20. Relationships of TCKIN, TCK, TDI, TDO, and TMS with TCKIN Frequency of 65 ns and TMS
Defined by Clock Divider Value of 2
TDI is sampled wrt TCKIN
(set up 10 ns, hold 5 ns)
TCKIN
TCK
TMS,TDO
TDI
10 ns
5 ns
Phase
N + 1
Phase
N
Input Data
N
Output Data
N
Phase
N + 1
Output Data
N + 1
Input Data
N + 1
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PDF描述 |
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