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參數(shù)資料
| 型號(hào)： | MC68CK338 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 32位微控制器 |
| 英文描述： | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| 中文描述： | 高度集成，低功耗，32位微控制器 |
| 文件頁數(shù)： | 117/133頁 |
| 文件大小： | 798K |
| 代理商： | MC68CK338 |
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MC68CK338
MC68CK338TS/D
MOTOROLA
117
27
Data In Valid to Clock Low (Data Setup)
t
DICL
5
—
ns
27A
Late BERR, HALT Asserted to Clock Low (Setup Time)
t
BELCL
25
—
ns
28
AS, DS Negated to DSACK[1:0], BERR, HALT, AVEC Negated
t
SNDN
0
100
ns
29
DS, CS Negated to Data In Invalid (Data In Hold)
5
t
SNDI
0
—
ns
29A
DS, CS Negated to Data In High Impedance
5,
6
t
SHDI
—
65
ns
30
CLKOUT Low to Data In Invalid (Fast Cycle Hold)
5
t
CLDI
19
—
ns
30A
CLKOUT Low to Data In High Impedance
5
t
CLDH
—
100
ns
31
DSACK[1:0] Asserted to Data In Valid
7
t
DADI
—
58
ns
33
Clock Low to BG Asserted/Negated
t
CLBAN
—
35
ns
35
BR Asserted to BG Asserted (RMC Not Asserted)
8
t
BRAGA
1
—
t
cyc
37
BGACK Asserted to BG Negated
t
GAGN
1
2
t
cyc
39
BG Width Negated
t
GH
2
—
t
cyc
39A
BG Width Asserted
t
GA
1
—
t
cyc
46
R/W Width Asserted (Write or Read)
t
RWA
174
—
ns
46A
R/W Width Asserted (Fast Write or Read Cycle)
t
RWAS
104
—
ns
47A
Asynchronous Input Setup Time
BR, BGACK, DSACK[1:0], BERR, AVEC, HALT
t
AIST
10
—
ns
47B
Asynchronous Input Hold Time
t
AIHT
19
—
ns
48
DSACK[1:0] Asserted to BERR, HALT Asserted
9
t
DABA
—
35
ns
53
Data Out Hold from Clock High
t
DOCH
0
—
ns
54
Clock High to Data Out High Impedance
t
CHDH
—
35
ns
55
R/W Asserted to Data Bus Impedance Change
t
RADC
55
—
ns
56
RESET Pulse Width (Reset Instruction)
t
HRPW
512
—
t
cyc
57
BERR Negated to HALT Negated (Rerun)
t
BNHN
0
—
ns
70
Clock Low to Data Bus Driven (Show Cycle)
t
SCLDD
0
35
ns
71
Data Setup Time to Clock Low (Show Cycle)
t
SCLDS
19
—
ns
72
Data Hold from Clock Low (Show Cycle)
t
SCLDH
10
—
ns
73
BKPT Input Setup Time
t
BKST
19
—
ns
74
BKPT Input Hold Time
t
BKHT
13
—
ns
75
Mode Select Setup Time (DATA[15:0], MODCLK, BKPT)
t
MSS
20
—
t
cyc
76
Mode Select Hold Time (DATA[15:0], MODCLK, BKPT)
t
MSH
0
—
ns
77
RESET Assertion Time
10
t
RSTA
4
—
t
cyc
78
RESET Rise Time
11,
12
t
RSTR
—
10
t
cyc
Table 71 AC Timing (Continued)
(V
DD
and V
DDSYN
= 2.7 to 3.6 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H
)
1
Num
Characteristic
Symbol
Min
Max
Unit
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PDF描述 |
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參數(shù)描述 |
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