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參數(shù)資料
| 型號： | MC68CK338 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 32位微控制器 |
| 英文描述： | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| 中文描述： | 高度集成，低功耗，32位微控制器 |
| 文件頁數(shù)： | 25/133頁 |
| 文件大?。?/td> | 798K |
| 代理商： | MC68CK338 |
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MC68CK338
MC68CK338TS/D
MOTOROLA
25
3.4.6 Periodic Interrupt Timer
The periodic interrupt timer (PIT) generates interrupts at user-programmable intervals. Timing for the
PIT is provided by a programmable prescaler driven by the system clock.
This register contains information concerning periodic interrupt priority and vectoring. Bits [10:0] can be
read or written at any time. Bits [15:11] are unimplemented and always return zero.
PIRQL[2:0] — Periodic Interrupt Request Level
Table 12
shows what interrupt request level is asserted when a periodic interrupt is generated. If a PIT
interrupt and an external IRQ signal of the same priority occur simultaneously, the PIT interrupt is ser-
viced first. The periodic timer continues to run when the interrupt is disabled.
PIV[7:0] — Periodic Interrupt Vector
This bit field contains the vector generated in response to an interrupt from the periodic timer. When the
SIML responds, the periodic interrupt vector is placed on the bus.
PITR contains the count value for the periodic timer. Setting the PITM[7:0] field turns off the periodic
timer. This register can be read or written at any time.
Table 11 MODCLK Pin States
MODCLK
0
1
SWP
1
0
PICR —
Periodic Interrupt Control Register
$YFFA22
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
0
0
0
0
0
PIRQL[2:0]
PIV[7:0]
RESET:
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
Table 12 Periodic Interrupt Request Levels
PIRQL[2:0]
000
001
010
011
100
101
110
111
Interrupt Request Level
Periodic Interrupt Disabled
Interrupt Request Level 1
Interrupt Request Level 2
Interrupt Request Level 3
Interrupt Request Level 4
Interrupt Request Level 5
Interrupt Request Level 6
Interrupt Request Level 7
PITR —
Periodic Interrupt Timer Register
$YFFA24
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
PTP
PITM[7:0]
RESET:
0
0
0
0
0
0
0
MODCLK
0
0
0
0
0
0
0
0
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